Job Description

Sujet : Étude, implémentation et évaluation d’un algorithme de prefetch pour une last-level cache (LLC), dans le contexte d’un SoC interconnecté par Network-on-Chip

En bref

Mots-clés : Cache, Prefetch, Last-Level Cache (LLC), Architecture CPU/SoC, Network-on-Chip (NoC), RTL, Performance, Microarchitecture, Modeling, Scala

Compétences : Architecture mémoire, conception numérique et évaluation de performance

Localisation : Sophia Antipolis (06), France

Durée : 6 mois

Début : Février 2027

Rémunération : Oui

Niveau d'études : Bac +5

Possibilité d'embauche à l'issue du stage : Oui

Compétences acquises en fin de stage

Au cours de ce stage, vous développerez des compétences dans les domaines suivants :

• Architecture des hiérarchies mémoire et des last-level caches dans les SoC modernes.
• Étude et comparaison d’algorithmes de prefetch (séquentiel, stride, correlating, spatial/temporal).
• Implémentation d’un prefetcher dans un cache réel (modèle, RTL et/ou environnement de simulation).
• Méthodologie d’évaluation : hits/misses, bande passante, pollution de cache, trafic NoC, énergie.
• Interaction entre politique de prefetch et réseau d’interconnexion (latence, congestion, QoS).

Description

Rattaché(e) à l'équipe Advanced Engineering, au sein du département R&D, vous étudierez les algorithmes de prefetch applicables à un last-level cache, puis implémenterez une solution retenue sur un cache réel afin d’en évaluer l’efficacité.

Dans les SoC contemporains, le LLC est un point de convergence du trafic vers la mémoire externe. Un prefetcher mal calibré peut améliorer le hit-rate tout en saturant le NoC ou en polluant le cache, à l’inverse, un prefetcher adapté aux motifs d’accès (y compris ceux des workloads IA / streaming) réduit la latence perçue et la pression sur DRAM. Vous analyserez cet arbitrage, prototyperez l’algorithme, et mesurerez son impact sur les performances du cache et sur le trafic d’interconnexion Arteris.

Le poste est basé à Sophia Antipolis (06). Vous intégrerez une équipe d'experts en développement logiciel et en conception de circuits intégrés au sein de la direction Advanced Engineering d'Arteris.

Responsabilités

Votre mission consistera à :

• Analyser l’état de l’art des algorithmes de prefetch pour une last-level cache (LLC) et critères de choix (couverture, accuracy, timeliness, overhead matériel).
• Caractériser les motifs d’accès mémoire pertinents (séquentiels, strided, irréguliers) et leur effet sur la LLC et le NoC.
• Spécifier puis implémenter un prefetcher sur une cache réel (intégration au contrôleur de cache, structures de tracking, génération des requêtes anticipées).
• Mettre en place un banc d’évaluation (traces, micro-benchmarks et/ou workloads représentatifs) pour mesurer hit-rate, MPKI, bande passante mémoire et trafic injecté dans le NoC.
• Analyser les effets de bord : pollution de cache, prefetch useless/harmful, contention sur les files du NoC, impact énergétique.
• Proposer des ajustements (throttling, degree/distance de prefetch, filtrage) et documenter les recommandations pour une intégration produit.

Profil recherché

Vous êtes actuellement en dernière année d'école d'ingénieurs ou en Master 2 (Bac +5), avec une spécialisation en informatique et/ou microélectronique.

Vous possédez de solides bases en hiérarchie mémoire et un intérêt pour la microarchitecture, la performance et, idéalement, la conception RTL.

Compétences techniques

• Bonnes connaissances en architecture des processeurs et des caches (associativité, politiques de remplacement, cohérence).
• Première expérience en conception numérique (Verilog, SystemVerilog ou VHDL) et/ou en simulation architecturale (C++, SystemC, ou équivalent).
• Capacité à analyser des métriques de performance et à corréler comportement cache et trafic d’interconnexion.
• Scripting (Python, TCL, Bash) pour l’automatisation des campagnes de mesures.
• Un plus : notions de Network-on-Chip, bus AMBA AXI, ou workloads de type IA / HPC.
• Familiarité avec les outils de gestion de versions (Git) et de suivi de projets (Jira) est appréciée.
• Bon niveau d'anglais, indispensable pour évoluer dans un environnement international.

À propos d'Arteris

Arteris est un leader mondial des solutions de propriété intellectuelle (IP) pour les systèmes électroniques, utilisées dans l’industrie des semi-conducteurs afin d’accélérer la conception de puces hautes performances et à faible consommation énergétique.

Les technologies d’Arteris, notamment les solutions d’interconnexion Network-on-Chip (NoC), les logiciels d’automatisation de l’intégration des systèmes sur puce (SoC) et les technologies d’assurance de la sécurité matérielle, sont utilisées par les plus grandes entreprises mondiales des secteurs des semi-conducteurs et des technologies.

Elles permettent d’améliorer les performances globales, d’accroître la productivité des équipes d’ingénierie, de réduire les risques et les coûts, et d’accélérer la mise sur le marché de conceptions complexes.

Pour en savoir plus, rendez-vous sur arteris.com.

Avec plus de 380 collaborateurs, un siège situé dans la Silicon Valley et des bureaux à travers le monde, nous collaborons aussi bien avec des start-ups qu’avec de grands leaders technologiques pour concevoir la prochaine génération de produits électroniques.

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