Dans le cadre du développement d’ASICs de types contrôleur réseau, routeur et contrôleur de cohérence de cache à destination des serveurs haut de gamme et haute performance Bull nous recrutons un(e) Ingénieur(е) Design Logique.

Missions principales :

• Vous participerez à l’écriture des spécifications de micro-architecture de l’ASIC
• Vous développerez en SystemVerilog la vue RTL d’une partie des fonctions de l’ASIC, avec une attention particulière à la qualité et la généricité du code
• Vous travaillerez en étroite collaboration avec :
  • L’équipe vérification afin d’établir un plan de vérification et d’assurer son suivi et la correction des problèmes soulevés par l’environnement de vérification
  • L’équipe design physique afin de corriger les problèmes remontés par cette équipe, y compris concernant le respect de la fréquence d’horloge cible et la surface occupée
• Vous participerez à la validation de l’ASIC une fois sa fabrication effectuée

Profil recherché :

• Ingénieur(e) ou formation équivalente BAC+5 ou plus en électronique numérique
• Bonne communication dans un contexte de travail en équipe, en contact avec les autres équipes
• Rigueur, autonomie et bon relationnel
• Anglais courant (écrit et oral, coopération avec des collègues anglophones)

Compétences techniques :

• 5ans d'expérience en conception ASIC/FPGA en SystemVerilog, Verilog, ou VHDL
• Une bonne connaissance ou expérience dans un ou plusieurs des domaines suivants serait appréciée :
• Langage Python
• Outil de gestion des révisions de fichiers, notamment git

Localisation du poste :

Le poste est basé aux Clayes-sous-Bois (78). Télétravail partiel possible.